allegro是Cadence 推出的先進 PCB 設計佈線工具，下面小編準備了關於allegro常見問題解答，歡迎大家參考!
1 無論哪個版本都經常出現自動退出，提示爲非法操作，然後不能存盤，自動退出。(ALLEGRO)
(出現這種情況，主要是操作系統方面的原因，ALLEGRO要求在英文NT或 WINDOWS 2000下使用.在中文WINDOWS 2000下,出錯概略提高許多。事實上，設計人員應充分使用Allegro的Autosave功能，以避免各種情況下引起的數據丟失。提示：Allegro在異常退出時，會在當前設計目錄下產生一個後綴爲sav的文件。用Allegro打開該文件，另存爲brd文件即可)
2在ALLEGRO中，編輯焊盤時，經常會出現“執行程序錯誤”而退出程序，且沒有備份文件，導致之前的工作白費。
(此問題14.1已經解決，而且同樣與操作系統有關)
3 在從自動佈線器(SPECCTRA)建軍回到ALLEGRO後，輸出表層的線、孔就與器件成爲一個整體，移動器件時，線、孔就附在上面一起移動。
(實際上，這個功能是Cadence應大多數用戶要求而添加上的，主要是爲了方便移動器件的時候fanout後的引腿和via能跟着一起移動。如果你實在不願意這麼做，可以執行下面這個Skill程序解決，以後版本將會有選項供用戶選擇：
; The following Skill routine will remove invisible
; properties from CLINES and VIAS.
; The intent of this Skill program is to provide
; users with the ability of deleting the invisible
; properties that SPECCTRA/SPIF puts on. This will allow the moving
; of symbols without the attached clines/vias once the
; design is returned from SPECCTRA if the fanouts were originally
; put in during an Allegro session.
;
; To install: Copy del_cline_ to any directory defined
; within your setSkillPath in your
; it. Add a "load("del_cline_")"
; statement to your it.
;
; To execute: Within the Allegro editor type "dprop" or
; "del cline props". This routine should
; only take seconds to complete.
;
; Deficiencies: This routine does not allow for Window or
; Group selection.
;
; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS
; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO
; SUPPORT FOR THIS PROGRAM.
;
; Delete invisible cline/via properties.
;
axlCmdRegister( "dprop" 'delete_cline_prop)
axlCmdRegister( "del cline props" 'delete_cline_prop)
(defun delete_cline_prop ()
;; Set the Find Filter to Select only clines
(axlSetFindFilter ?enabled (list "CLINES" "VIAS")
?onButtons (list "CLINES" "VIAS"))
;; Select all clines
(axlClearSelSet)
(axlAddSelectAll) ;select all clines and vias
(setq clineSet (axlGetSelSet))
(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property
(axlClearSelSet) ;unselect everything
4.用貼片焊盤(type=single)做成的package，用toolspadstackmodify design padstack...編輯，發現type變成了blind/buried。爲什麼會這樣?
(這是軟件顯示上的小漏洞，但是絲毫不影響使用，焊盤還是事實上的single)
5.修改過焊盤後以同名保存(替換了原來的焊盤)，但是用toolspadstackmodify design padstack...檢查用該焊盤做的package，發現仍舊是老焊盤，而事實上任何目錄中老焊盤都不存在了。既然allegro是要到pad_path中調用焊盤的，爲什麼會出現這種情況?
(修改完焊盤之後, 需要update pad才能更新，因爲Allegro是把相關的數據都納入到brd文件集中管理的)
6.打開padstack editor就會出現這樣的提示：pad_designer:Can't open journal file。於是新做的焊盤無法保存，提示：failed to open file '#'。
(請檢查系統環境變量設置是否正確;另外所有路徑都不能使用漢字)
GRO中竟然無UNDO、REDO這種常用FUNC,讓人非常費解!!!
(15.0版本將增加Undo、Redo功能)
8，ALLEGRO中直接從庫中調的元件不能定義網絡及 Ref des。
(是的。這樣一來可以保證你LAYOUT結果和原理圖目的是一致的，而不會因爲不小心而出錯。一般我們不應該直接從庫中調元件，而應通過導入新的NETLIST來增加新元件.)
9，公英制轉換偏差太大。
(由於計算精度的限制，公英制的來回轉換會產生一定的累積誤差，因此在設計過程中，應儘量避免頻繁轉換公英制)
10，對於顏色的設置不能EXPORT 顏色文件，每塊PCB都必須重新設置顏色。
(Allegro沒有保存顏色表的功能，但是可以通過其他簡單的'方法解決，如：調用Script功能;或着準備一個空板，裏面只保存偏好的顏色設置，把網表Export到這個空板就可以了)
11，Allegro裏沒有對齊元件的功能。
(後面版本的Allegro將會有對齊功能)
12，垃圾文件太多，不知那些有用。
(Cadence實際上極少產生垃圾文件，許多文件都是設計高速PCB所需要的。)
13，Allegro步線抓焊盤的功能太弱，不能保證線段結束時連接在PIN的中心。
(在Allegro右面的Control panel->Option中選擇:Snap to connect point，並請在佈線時連到Pad前,右鍵選TOGGLE即可。如經常性出現此問題，可將TOGGLE設成快捷鍵方式)
14，編輯Shape時,選擇Boundary還得十分小心，有一點重合都不行。
(可以通過調整GRID來修改銅箔，這樣一來更容易)
佈線時網絡不高亮;由ALLEGRO到CCT前布的線只能刪除,不能回退,不能自動優化鼠線.
GRO:鼠線不能只顯示當前屏幕上的PIN的鼠線,全屏佈線時高亮不明顯.
(方法一：可以在setup->user preference->display中，勾選display_nohilitefont項，將高亮設爲實線顯示;
方法二：改變高亮顏色。點擊Hilight按鈕，右面控制面板的Option欄會提供可選擇的顏色表;
方法三：使用Shadow Mode，明暗的對比度可以在Color and Visibility中的Shadow Mode項調整。)
