軟件無線電是通信系統中極具發展前途的技術。下面YJBYS小編搜索整理了關於軟件無線電與網絡技術的發展，歡迎參考閱讀，希望對大家有所幫助!想了解更多相關信息請持續關注我們應屆畢業生培訓網!
軟件無線電作爲下一代通信技術的基礎在於最新的高速數字信號處理芯片和算法的發展，以及大規模現場可編程陣列的普及。硬件及算法的進步使得人們可以使用標準的硬件設備通過改變軟件配置來完成使用不同信號制式的通信。
一、軟件無線電概述
軟件無線電在一個開放的公共硬件平臺上利用不同可編程的軟件方法實現所需要的無線電系統。簡稱SWR。理想的軟件無線電應當是一種全部可軟件編程的無線電，並以無線電平臺具有最大的靈活性爲特徵。全部可編程包括可編程射頻(RF)波段、信道接入方式和信道調製。
一般說來，SWR就是寬帶模數及數模變換器(A/D及D/A)、大量專用/通用處理器、數字信號處理器構成儘可能靠近射頻天線的一個硬件平臺。在硬件平臺上儘量利用軟件技術來實現無線電的各種功能模塊並將功能模塊按需要組合成無線電系統，SDR被認爲僅具有中頻可編程數字接入能力。
二、軟件無線電的幾種結構
軟件無線電的實現結構主要有：傳統的流水線結構、總線結構、基於交換網絡的體系結構和分層的軟件無線電結構等。傳統結構的優點是硬件平臺的結構與實際通信結構一致，效率較高，但耦合很緊密，不利於後期的擴展。而總線結構則可以利用現有的、比較成熟的T業總線標準搭建，採用這種結構搭建的硬件平臺也比較簡單。近幾年，一種基於交換網絡的結構被提出，該結構的主要優點就是各功能單元耦合比較獨立，具有很好的可擴展性和通用性，硬件平臺模塊的增減對其自身的影響不是很大。這種新型結構具有很大的發展前途，無論是AD、DA轉換器件和DDC/DUC上下變頻器與交換網絡的連接，DSP、基帶信號處理器(BBP)等與交換網絡的連接，還是監控單元和控制單元與交換網絡的連接，都是通過一個適配器來實現。所以適配器成爲交換網絡結構的.核心器件之一，它的性能直接影響整個交換網絡的性能。事實上，在交換網絡結構的基礎上可引入ADI公司推出的SHARC結構，ADSPSHARCLINK PORT中有大量的雙口RAM和並行處理接口，片內大量共享存儲器，支持DMA傳輸，因此可方便地構成無縫連接的多片並行處理系統，此爲新型的交換網絡結構，在交換網絡的基礎上做了進一步改進，將AD-SP SHARC芯片與TI公司的DSP芯片結合，充分發揮它們各自的優勢，最大程度地提高系統的綜合性能。
三、ADSP信號發生器設計與實現
數字通信信號發生器系統分爲微型計算機模塊和波形產生模塊，其中微型計算機爲通用計算機或PC，波形發生模塊爲設計的信號發生板卡。通用微型計算機首先根據用戶輸入的參數。分別產生各種類型的數字調製信號和高斯窄帶白噪聲及各種類型的干擾信號。然後將數據通過USB接口傳送到信號發生板卡。信號發生板卡再通過波形產生控制器循環取出通信波形存儲器和干擾/噪聲存儲器中的數據，最後通過DAC產生連續的數字通信信號波形。
硬件設計中的DSPI爲整個系統的核心，可直接和微型計算機通信，並且控制着DSP2的加載和運行。DSPl的加載方式爲BMODE 01方式，從外部Flash Jil載：DSP2爲BMODE 10方式，通過Slave SPI接口加載。DSPl首先接收微型計算機通過USB接口傳送的波形數據包，並將數據包中的通信波形或通信環境波形數據以MDMA方式傳送到通信/通信信號環境波形數據存儲器(sDRAM1)。同時將噪聲數據以SPI MDA方式傳送到DSP2的內部RAM中，然後在DSP2接收後，將噪聲/干擾數據以MDMA方式分別存儲到噪聲/干擾數據存儲段(SDRAM2)內。DSPl通過SPI非DMA方式傳送信噪比/幹信比參數到DSF2的內部RAM中。其中通信數據的高位(D15)爲基帶碼流數據，D14爲同步信號，用於測試基帶碼流。
系統中，所有波形參數的採樣頻率爲IOMHz，數據容量爲16 Mxl6位，可存儲1.5秒鐘的波形數據。數據有效位數爲14位。DSPl通過PPIDMA方式直接從SDRAMl中循環讀取通信波形數據傳送給DACl，產生通信波形。DSP2利用程序產生隨機地址，得到MDAM0的起始地址，然後將存儲的噪聲波形數據從SDRAM2中讀入DSP2內部RAM中，並且根據信噪比在內部RAM中進行幅度加權，然後通過PPI DMA傳送給DAC2，產生噪聲波形。若包含干擾信號，DSP2需要通過MD―MAl將干擾數據讀入內部RAM，並根據幹信比在內部RAM中進行幅度加權，然後和噪聲疊加，再通過PPI DMA輸出到DAC2來產生干擾與噪聲的混合波形。其中PPI時鐘PPI―CLK信號均由各DSP的定時器產生。
兩個DAC的位數是14位。並且設置爲4倍插值方式。即DAC輸入數據率爲IOMSPS，輸出轉換速率爲40MSPS。DAC轉換需要的時鐘與PPLCLK共用，DAC連接在BF533PPI總線的低14位PPII3～PPl0基帶碼流通過DSPl的PPll5引腳輸出，同步信號通過DSPl的PPll4～JI腳輸出，經過74AC11244驅動輸出波形。
DAC輸出的模擬信號後經過AD8054緩衝放大，再經信號和噪聲合成後分爲兩路，可作爲測試波形和信號源。若需要模擬通信信號環境，需要在微型計算機中計算多種信號的疊加數據，然後傳送到通信/通信信號環境數據存儲器(sDRAM1)中，其它過程均與通信方式相同。此模式下不能測試基帶碼流，但仍可測試同步信號。
