EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。下面是關於eda技術期末考試試卷，希望大家認真閲讀!
一、單項選擇題(30分，每題2分) 1.以下關於適配描述錯誤的是
A.適配器的功能是將綜合器產生的網表文件配置於指定的目標器件中，使之產生最終的下載文件
B.適配所選定的目標器件可以不屬於原綜合器指定的目標器件系列 C.適配完成後可以利用適配所產生的仿真文件作精確的時序仿真
D.通常，EDAL軟件中的綜合器可由專業的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應商提供
語言是一種結構化設計語言;一個設計實體(電路模塊)包括實體與結構體兩部分，結構體描述 D 。
A.器件外部特性 B.器件的綜合約束 C.器件外部特性與內部功能 D.器件的內部功能 3.下列標識符中，是不合法的標識符。
e0 B.9moon _Ack_0 all 4.以下工具中屬於FPGA/CPLD集成化開發工具的是
lSim lify Pro AB tusII
5.進程中的變量賦值語句，其變量更新是
A.立即完成 B.按順序完成 C.在進程的最後完成 D.都不對 6.以下關於CASE語句描述中錯誤的是語句執行中可以不必選中所列條件名的一條
B.除非所有條件句的選擇值能完整覆蓋CASE語句中表達式的取值，否則最末一個條件句的選擇必須加上最後一句“WHEN OTHERS=><順序語句>”
語句中的選擇值只能出現一次
第1頁(共3頁)D. WHEN條件句中的選擇值或標識符所代表的值必須在表達式的取值範圍
7.以下哪個程序包是數字系統設計中最重要最常用的程序包 _LOGIC_ARITH
_LOGIC_1164 _LOGIC_UNSIGNED
_LOGIC_SIGNED 8.基於EDA軟件的FPGA / CPLD設計流程為：原理圖/HDL文本輸入→→綜合→適配→時序仿真→編程下載→硬件測試。
A.功能仿真 B.邏輯綜合 C.配置 D.引腳鎖定 9.不完整的IF語句，其綜合結果可實現 A.三態控制電路 B.條件相或的邏輯電路 C.雙向控制電路 D.時序邏輯電路 10.下列語句中，屬於並行語句的是A.進程語句 語句 語句 語句 11.綜合是EDA設計流程的`關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程;在下面對綜合的描述中， C 是錯誤的。 A.綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本
結構相映射的網表文件
B.綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映射過程，並且這種映射關係不是唯一的
C.綜合是純軟件的轉換過程，與器件硬件結構無關
D.為實現系統的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束
的可編程是主要基於什麼結構 A.查找表(LUT) 可編程 可編程 D.與或陣列可編程 13.以下器件中屬於Altera 公司生產的是
SI系列器件 系列器件 9500系列器件 ex系列器件
14. 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是 clk'event and clk = '1' then clk'stable and not clk = '1' then rising_edge(clk) then not clk'stable and clk = '1' then 15.以下關於狀態機的描述中正確的是e型狀態機其輸出是當前狀態和所有輸入的函數
B.與Moore型狀態機相比，Mealy型的輸出變化要領先一個時鐘週期 y型狀態機其輸出是當前狀態的函數 D.以上都不對
二、EDA名詞解釋，寫出下列縮寫的中文含義(10分，每題2分)
：現場可編程門陣列 ： 硬件描述語言 ： 邏輯單元 ： 有限狀態機 ： 可編程片上系統
三、程序填空題(20分，每空2分)
以下是一個模為60(0~59)的8421BCD碼加法計數器VHDL描述，請補充完整
請回答問題：在程序中存在兩處錯誤，試指出並修改正確(如果是缺少語句請指出應該插入的行號) 答:
(1)12行 begin 改為 then
(2)第2行和第3行見加 USE _LOGIC_;
