EDA考試即將開啟序幕，不知道做為考生的你準備好了嗎?在此小編收集了一些複習題，供大家參考練習之用。
一、選擇題：(20分)
1.下列是EDA技術應用時涉及的步驟：
A. 原理圖/HDL文本輸入; B. 適配; C. 時序仿真; D. 編程下載; E. 硬件測試; F. 綜合
請選擇合適的項構成基於EDA軟件的FPGA / CPLD設計流程：
A → ___F___ → ___B__ → ____C___ → D → ___E____
的可編程主要基於A. LUT結構 或者 B. 乘積項結構：
請指出下列兩種可編程邏輯基於的可編程結構：
FPGA 基於 ____A_____
CPLD 基於 ____B_____
3.在狀態機的具體實現時，往往需要針對具體的器件類型來選擇合適的狀態機編碼。
對於A. FPGA B. CPLD 兩類器件：
一位熱碼 狀態機編碼方式 適合於 ____A____ 器件;
順序編碼 狀態機編碼方式 適合於 ____B____ 器件;
4.下列優化方法中那兩種是速度優化方法：____B__、__D__
A. 資源共享 B. 流水線 C. 串行化 D. 關鍵路徑優化
單項選擇題：
5.綜合是EDA設計流程的'關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程;在下面對綜合的描述中，___D___是錯誤的。
A. 綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本結構相映射的網表文件;
B. 為實現系統的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束;
C. 綜合可理解為，將軟件描述與給定的硬件結構用電路網表文件表示的映射過程，並且這種映射關係不是唯一的。
D. 綜合是純軟件的轉換過程，與器件硬件結構無關;
6.嵌套的IF語句，其綜合結果可實現___D___。
A. 條件相與的邏輯
B. 條件相或的邏輯
C. 條件相異或的邏輯
D. 三態控制電路
7.在一個VHDL設計中Idata是一個信號，數據類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。D
A. idata <= “00001111”;
B. idata <= b”0000_1111”;
C. idata <= X”AB”;
D. idata <= B”21”;
8.在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是__D___。
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
clk’stable and not clk = ‘1’ then
9.請指出Altera Cyclone系列中的EP1C6Q240C8這個器件是屬於__C___
A. ROM B. CPLD C. FPGA
二、EDA名詞解釋，(10分)
寫出下列縮寫的中文(或者英文)含義：
專用集成電路
現場可編程門陣列
複雜可編程邏輯器件
電子設計自動化
知識產權核
單芯片系統
