EDA考試即將開啟序幕，不知道做為考生的你準備好了嗎?在此小編收集了一些復習題，供大家參考練習之用，希望對大家有所幫助。
1.基於VHDL設計的模擬包括有①門級時序模擬、②行為模擬、③功能模擬和④前端功能模擬這四種，按照自頂向下的設計流程，其先後順序應該是：(D)
A.①②③④ B.②①④③ C.④③②① D.②④③①
2.執行Quartus II的( B )命令，可以檢查設計電路錯誤。
A Create Default Symbol B Compiler----編譯 C Simulator ----時序模擬 D Timing Analyzer ---時序分析
3. 在設計輸入完成後，應立即對設計檔案進行( C )。
A編輯 B 編譯 C 功能模擬 D時序模擬
4. 在VHDL中用( C )來把特定的結構體關聯一個確定的實體，為一個大型系統的設計提供管理和進行工程組織。
A輸入 B 輸出 C綜合 D配置
5 電子系統設計優化，主要考慮提高資源利用率減少功耗(即面積優化)及提高執行速度(即速度優化)，下列方法( A )不屬於面積優化。
A 流水線設計 B 資源共享 C 邏輯優化 D 序列化
6 不完整地IF語句，其綜合結果可實現( )
A 時序邏輯電路 B 組合邏輯電路 C 雙向電路 D 三態控制電路
7.下面對利用原理圖輸入設計方法進行數位電路系統設計，那一種說法是不正確的( )。
A. 原理圖輸入設計方法直觀便捷，但不適合完成較大規模的電路系統設計;
B. 原理圖輸入設計方法一般是一種自底向上的設計方法;
C. 原理圖輸入設計方法無法對電路進行功能描述;
D. 原理圖輸入設計方法也可進行層次化設計。
8.在VHDL語言中，下列對程序(PROCESS)語句的語句結構及語法規則的描述中，不正確的是(C)。
A. PROCESS為一無限迴圈語句;敏感訊號發生更新時啟動程序，執行完成後，等待下一次程序啟動。
B. 敏感訊號引數表中，不一定要列出程序中使用的所有輸入訊號;
C. 程序由說明部分、結構體部分、和敏感訊號三部分組成;
D. 當前程序中宣告的變數不可用於其他程序
核在EDA技術和開發中佔有很重要的地位，提供VHDL硬體描述語言功能塊，但不涉及實現該功能模組的具體電路的IP核為( C )
A 硬體IP B 韌體IP C 軟體IP D 都不是
10.綜合是EDA設計的關鍵步驟，下面對綜合的描述中錯誤的是( )
A 綜合就是把抽象設計中的一種表示轉換成另一種表示的.過程。
B 綜合就是將電路的高階語言轉換成低階的，可與FPGA/CPLD相對映的功能網表文件。
C 為實現系統的速度、面積、效能的要求，需要對綜合加以約束，稱為綜合約束。
D 綜合可理解為一種對映過程，並且這種對映關係是唯一的，即綜合結果是唯一的。
11.大規模可程式設計器件主要有CPLD和FPGA兩類，下面對FPGA結構與工作原理描述中，正確的是(C)
A FPGA全稱為複雜可程式設計邏輯器件
B FPGA是基於乘積項結構的可程式設計邏輯器件。
C 基於SRAM的FPGA器件，每次上電後必須進行一次配置。
D 在Altera公司生產的器件中，MAX7000系列屬於FPGA結構
12.大規模可程式設計器件主要有CPLD和FPGA兩類，其中CPLD通過(A)實現其邏輯功能。
A 可程式設計乘積項邏輯; B 查詢表(LUT) C 輸入緩衝 D 輸出緩衝
13.程序中的訊號賦值語句，其訊號更新是(C)
A 按順序完成 B比變數更快完成 C 在程序最後完成 D 都不對
語言是一種結構化的語言，一個設計實體(電路模組)包括實體說明與結構體兩部分，結構體描述(B)
A 器件的外部特性 B 器件的內部功能 C 器件的綜合約束 D 器件外部特性與內部功能
