EDA技術在數字系統中應用以基於ALTEraEPM7128SLC84-15晶片和MAX PlusII 10.0軟體平臺數字鐘設計為例，討論EDA技術在數字系統中具體應用。小編下面為你整理了關於EDA技術數位電路設計的文章，希望對你有所幫助。
1、EDA技術設計流程
在設計方法上，EDA技術為數位電子電路設計領域帶來了根本性變革，將傳統“電路設計硬體搭試除錯焊接”模式轉變為在計算機上自動完成。
2、設計要求
具有時、分、秒、計數顯示功能，以24小時迴圈計時。具有清零和調節小時、分鐘功能。具有整點報時功能。
3、輸入設計原始檔
一個設計專案由一個或多個原始檔組成，它們可以是原理圖檔案、硬體描述語言檔案、混合輸入檔案，點選Source/New選單，選擇你所要設計原始檔型別，進入設計狀態，完成原始檔設計，存檔、退出;另在一張原理圖編輯器視窗中，通過File/Matching Symbol選單，建立一張原理圖符號，生成一個與原理圖檔案相同名、相同功能邏輯巨集元件，它自動加到元件列表中，可以在更高層圖紙中反覆呼叫;
4、邏輯編譯
邏輯編譯選擇器件EPM7128SLC84-15，使用MAX PlusⅡ編譯器編譯設計專案，通過編譯器自動進行錯誤檢查、網表提取、邏輯綜合、器件適配，最終產生器件程式設計檔案(。jed)。
5、綜合
綜合就是利用EDA軟體系統綜合器將VHDL軟體設計與硬體可實現性掛鉤，這是將軟體轉化為硬體電路關鍵步驟。綜合器對原始檔綜合是針對某一FPGA/CPI D供應商產品系列。因此，綜合後結果具有硬體可實現性。EDA提供了良好邏輯綜合與優化功能，它能夠將設計人員設計邏輯級電路圖自動地轉換為門級電路，並生成相應網表文件、時序分析檔案和各種報表，若設計沒有錯誤，最終可生成可以程式設計下載。SOF檔案。
6、器件適配
綜合通過後必須利用FPGA/CPLD佈局/佈線介面卡將綜合後網表文件針對某一具體目標器件進行邏輯對映操作，其中包括底層器件配置、邏輯分割、邏輯優化、佈局佈線等操作。適配後產生時序模擬用網表文件和下載檔案，如JED或POF檔案。適配物件直接與器件結構細節相對應。
7、功能模擬
通常，在設計過程中每一個階段都要進行模擬驗證其正確性。在綜合前，要進行行為模擬，將VHDI源程式直接送到VHDI模擬器中模擬，此時模擬只是根據VHDI語義進行，與具體電路沒有關係。綜合後，可利用產生網表文件進行功能模擬，以便了解設計描述與設計意圖一致性。功能模擬僅對設計描述邏輯功能進行測試模擬，以瞭解其實現功能是否滿足原設計要求，模擬過程不涉及具體器件硬體特性，如延遲特性。時序模擬根據適配後產生網表文件進行模擬，是接近真實器件執行模擬，模擬過程中已將器件硬體特性考慮進去了，因此模擬精度要高得多。時序模擬網表文件中包含了較為精確延遲資訊
8、程式設計下載
通過仿真確定設計基本成功後，即可通過Byteblaster下載電纜線將設計專案以JTAG方式下載到器件中，完成設計所有工作。通過此例設計流程講述可知，EDA技術及其工具在數位電路系統(包括類比電路系統)中正發揮著越來越重要作用，其應用深度和廣度正在向更深層次延伸。
9、目標系統
用VHDL語言描述編碼電路。譯碼電路用CASE語句完成查表譯碼，其中有近4O種可能情況。通過求出伴隨式值，把有一個錯誤資料取反糾正過來，其他情況給出訊號，指出有錯誤。編譯碼電路選用ALTERA公司生產器件EPF1OK10TC144-3，其中編碼電路佔用了32個邏輯單元，譯碼電路佔用了163個邏輯單元。對編碼譯碼電路做功能模擬。測試使用看來，當資料輸人全為‘1’，如果總線上傳來資料最後一位出錯。為''0''，正確資料異或而成資料檢查線DC使得譯碼器能把最後一位改為''1'';如資料輸人是“00000001”，編碼器DC為“19”而一旦出現兩個錯誤。如最高位和最低位，譯碼器指示是不可糾正錯誤;如資料正確傳輸，譯碼器指示沒有錯誤。
