隨着微電子技術和計算機技術的不斷髮展，在涉及通信、國防、航天、工業自動化、儀器儀表等領域的電子系統設計工作中，EDA技術的含量正以驚人的速度上升，它已成爲當今電子技術發展的前沿之一。那麼EDA的技術在生活中的發展和趨勢是怎麼樣的呢?下面跟yjbys小編一起來看看吧!
本文首先闡述了EDA技術的基本概念和發展過程，然後從幾個不同的方面介紹ESDA的基本特徵，最後着重分析EDA技術在兩個不同層次上的工作流程，即電路級設計和系統級設計，引入了一種自頂向下的高層次電子設計方法。
一、前言
人類社會已進入到高度發達的信息化社會，信息社會的發展離不開電子產品的進步。現代電子產品在性能提高、複雜度增大的同時，價格卻一直呈下降趨勢，而且產品更新換代的步伐也越來越快，實現這種進步的主要因素是生產製造技術和電子設計技術的發展。前者以微細加工技術爲代表，目前已進展到深亞微米階段，可以在幾平方釐米的芯片上集成數千萬個晶體管。後者的核心就是EDA技術，EDA是指以計算機爲工作平臺，融合應用電子技術、計算機技術、智能化技術最新成果而研製成的電子CAD通用軟件包，主要能輔助進行三方面的設計工作：IC設計,電子電路設計,PCB設計。沒有EDA技術的支持，想要完成上述超大規模集成電路的設計製造是不可想象的，反過來，生產製造技術的不斷進步又必將對EDA技術提出新的要求。
二、EDA技術的發展
回顧近30年電子設計技術的發展歷程，可將EDA技術分爲三個階段。
七十年代爲CAD階段，人們開始用計算機輔助進行IC版圖編輯、PCB佈局佈線，取代了手工操作，產生了計算機輔助設計的概念。
八十年代爲CAE階段，與CAD相比，除了純粹的圖形繪製功能外，又增加了電路功能設計和結構設計，並且通過電氣連接網絡表將兩者結合在一起，實現了工程設計，這就是計算機輔助工程的概念。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動佈局佈線，PCB後分析。
九十年代爲ESDA階段，儘管CAD/CAE技術取得了巨大的成功，但並沒有把人從繁重的設計工作中徹底解放出來。在整個設計過程中，自動化和智能化程度還不高，各種EDA軟件界面千差萬別，學習使用困難，並且互不兼容，直接影響到設計環節間的銜接。基於以上不足，人們開始追求：貫徹整個設計過程的自動化，這就是ESDA即電子系統設計自動化。
三、ESDA技術的基本特徵
ESDA代表了當今電子設計技術的最新發展方向，它的基本特徵是：設計人員按照“自頂向下”的設計方法，對整個系統進行方案設計和功能劃分，系統的關鍵電路用一片或幾片專用集成電路(ASIC)實現，然後採用硬件描述語言(HDL)完成系統行爲級設計，最後通過綜合器和適配器生成最終的目標器件。這樣的設計方法被稱爲高層次的電子設計方法。下面介紹與ESDA基本特徵有關的幾個概念。
1.“自頂向下”的設計方法
10年前，電子設計的.基本思路還是選擇標準集成電路“自底向上”(Bottom–Up)的構造出一個新的系統，這樣的設計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。
高層次設計給我們提供了一種“自頂向下”(Top–Down)的全新設計方法，這種設計方法首先從系統設計入手，在頂層進行功能方框圖的劃分和結構設計。在方框圖一級進行仿真、糾錯，並用硬件描述語言對高層次的系統行爲進行描述，在系統一級進行驗證。然後用綜合優化工具生成具體門電路的網表，其對應的物理實現級可以是印刷電路板或專用集成電路。由於設計的主要仿真和調試過程是在高層次上完成的，這一方面有利於早期發現結構設計上的錯誤，避免設計工作的浪費，同時也減少了邏輯功能仿真的工作量，提高了設計的一次成功率。
設計
現代電子產品的複雜度日益加深，一個電子系統可能由數萬箇中小規模集成電路構成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是採用ASIC(Application Specific Integrated Circuits)芯片進行設計。ASIC按照設計方法的不同可分爲：全定製ASIC，半定製ASIC，可編程ASIC(也稱爲可編程邏輯器件)。
設計全定製ASIC芯片時，設計師要定義芯片上所有晶體管的幾何圖形和工藝規則，最後將設計結果交由IC廠家掩膜製造完成。優點是：芯片可以獲得最優的性能，即面積利用率高、速度快、功耗低。缺點是：開發週期長，費用高，只適合大批量產品開發。
半定製ASIC芯片的版圖設計方法有所不同，分爲門陣列設計法和標準單元設計法，這兩種方法都是約束性的設計方法，其主要目的就是簡化設計，以犧牲芯片性能爲代價來縮短開發時間。
可編程邏輯芯片與上述掩膜ASIC的不同之處在於：設計人員完成版圖設計後，在實驗室內就可以燒製出自己的芯片,無須IC廠家的參與，大大縮短了開發週期。
可編程邏輯器件自七十年代以來，經歷了PAL、GAL、CPLD、FPGA幾個發展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩膜ASIC集成度高的優點和可編程邏輯器件設計生產方便的特點結合在一起，特別適合於樣品研製或小批量產品開發，使產品能以最快的速度上市，而當市場擴大時，它可以很容易的轉由掩膜ASIC實現，因此開發風險也大爲降低。
上述ASIC芯片，尤其是CPLD/FPGA器件，已成爲現代高層次電子設計方法的實現載體。
3.硬件描述語言
硬件描述語言(HDL—Hardware Description Language)是一種用於設計硬件電子系統的計算機語言，它用軟件編程的方式來描述電子系統的邏輯功能、電路結構和連接形式，與傳統的門級描述方式相比，它更適合大規模系統的設計。例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利用VHDL語言只需要書寫一行A=B+C即可，而且VHDL語言可讀性強，易於修改和發現錯誤。早期的硬件描述語言，如ABEL–HDL、AHDL，由不同的EDA廠商開發，互不兼容，而且不支持多層次設計，層次間翻譯工作要由人工完成。爲了克服以上不足，1985年美國國防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語言，1987年IEEE採納VHDL爲硬件描述語言標準(IEEE STD-1076)。
VHDL是一種全方位的硬件描述語言，包括系統行爲級、寄存器傳輸級和邏輯門級多個設計層次,支持結構、數據流、行爲三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設計過程都可以用VHDL來完成。VHDL還具有以下優點：
(1)VHDL的寬範圍描述能力使它成爲高層次設計的核心，將設計人員的工作重心提高到了系統功能的實現與調試，而化較少的精力於物理實現。
(2)VHDL可以用簡潔明確的代碼描述來進行復雜控制邏輯的設計，靈活且方便，而且也便於設計結果的交流、保存和重用。
(3)VHDL的設計不依賴於特定的器件，方便了工藝的轉換。
(4)VHDL是一個標準語言，爲衆多的EDA廠商支持，因此移植性好。
4.系統框架結構
EDA系統框架結構(Framework)是一套配置和使用EDA軟件包的規範，目前主要的EDA系統都建立了框架結構，如Cadence公司的Design Framework，Mentor公司的Falcon Framework，而且這些框架結構都遵守國際CFI組織(CAD Framework Initiative)制定的統一技術標準。Framework能將來自不同EDA廠商的工具軟件進行優化組合，集成在一個易於管理的統一的環境之下，而且還支持任務之間、設計師之間以及整個產品開發過程中信息的傳輸與共享，是並行工程和Top–Down設計方法的實現基礎。
四、EDA技術的基本設計方法
EDA技術的每一次進步,都引起了設計層次上的一個飛躍,物理級設計主要指IC版圖設計，一般由半導體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設計和系統級設計。
1.電路級設計
電子工程師接受系統設計任務後，首先確定設計方案，同時要選擇能實現該方案的合適元器件，然後根據具體的元器件設計電路原理圖。接着進行第一次仿真，包括數字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態分析。系統在進行仿真時，必須要有元件模型庫的支持，計算機上模擬的輸入輸出波形代替了實際電路調試中的信號源和示波器。這一次仿真主要是檢驗設計方案在功能方面的正確性。
仿真通過後，根據原理圖產生的電氣連接網絡表進行PCB板的自動佈局佈線。在製作PCB板之前還可以進行後分析，包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，並且可以將分析後的結果參數反標回電路圖，進行第二次仿真，也稱爲後仿真，這一次仿真主要是檢驗PCB板在實際工作環境中的可行性。
由此可見，電路級的EDA技術使電子工程師在實際的電子系統產生前，就可以全面的瞭解系統的功能特性核物理特性，從而將開發風險消滅在設計階段，縮短了開發時間，降低了開發成本。
2.系統級設計
進入90年代以來，電子信息類產品的開發明顯出現兩個特點：一是產品的複雜程度加深;二是產品的上市時限緊迫，然而電路級設計本質上是基於門級描述的單層次設計，設計的所有工作(包括設計輸入，仿真和分析，設計修改等)都是在基本邏輯門這一層次上進行的，顯然這種設計方法不能適應新的形勢，爲此引入了一種高層次的電子設計方法，也稱爲系統級的設計方法。
高層次設計是一種“概念驅動式”設計，設計人員無須通過門級原理圖描述電路，而是針對設計目標進行功能描述，由於擺脫了電路細節的束縛，設計人員可以把精力集中於創造性的方案與概念構思上，一旦這些概念構思以高層次描述的形式輸入計算機後，EDA系統就能以規則驅動的方式自動完成整個設計。這樣，新的概念得以迅速有效的成爲產品，大大縮短了產品的研製週期。不僅如此，高層次設計只是定義系統的行爲特性，可以不涉及實現工藝，在廠家綜合庫的支持下，利用綜合優化工具可以將高層次描述轉換成針對某種工藝優化的網表，工藝轉化變得輕鬆容易。
高層次設計步驟如下：
第一步：
按照“自頂向下”的設計方法進行系統劃分。
第二步：
輸入VHDL代碼，這是高層次設計中最爲普遍的輸入方式。此外，還可以採用圖形輸入方式(框圖，狀態圖等)，這種輸入方式具有直觀、容易理解的優點。
第三步：
將以上的設計輸入編譯成標準的VHDL文件。對於大型設計，還要進行代碼級的功能仿真，主要是檢驗系統功能設計的正確性，因爲對於大型設計，綜合、適配要花費數小時，在綜合前對源代碼仿真，就可以大大減少設計重複的次數和時間，一般情況下，可略去這一仿真步驟。
第四步：
利用綜合器對VHDL源代碼進行綜合優化處理，生成門級描述的網表文件,這是將高層次描述轉化硬件電路的關鍵步驟。綜合優化是針對ASIC芯片供應商的某一產品系列進行的，所以綜合的過程要在相應的廠家綜合庫支持下才能完成。綜合後，可利用產生的網表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較爲粗略的，一般設計，這一仿真步驟也可略去。
第五步：
利用適配器將綜合後的網表文件針對某一具體的目標器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優化、佈局佈線。適配完成後，產生多項設計結果：①適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等;②適配後的仿真模型;③器件編程文件。根據適配後的仿真模型，可以進行適配後的時序仿真，因爲已經得到器件的實際硬件特性(如時延特性)，所以仿真結果能比較精確的預期未來芯片的實際性能。如果仿真結果達不到設計要求，就需要修改VHDL源代碼或選擇不同速度品質的器件，直至滿足設計要求。
第六步：
將適配器產生的器件編程文件通過編程器或下載電纜載入到目標芯片FPGA或CPLD中。如果是大批量產品開發，通過更換相應的廠家綜合庫，可以很容易轉由ASIC形式實現。
五、結束語
EDA技術是電子設計領域的一場革命，目前正處於高速發展階段，每年都有新的EDA工具問世，然而，我國EDA技術的應用水平長期落後於發達國家。因此，廣大電子工程人員要儘早掌握這一先進技術，這不僅是提高設計效率的需要，更是我國電子工業在世界市場上生存、竟爭與發展的需要。
